开户送38体验金不限id|第四章ESD保护电路设计 43 输出极ESD保护单元输出

 新闻资讯     |      2019-12-24 14:03
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  这两种模式下的ESD电流的泄放路径分别如图4 所示。本文设计的VDD VSSESD保护电路如图4 5所示。另外 在IC芯片正常工作情况下 为了避免因电源的正常波动而引起的ESD保护电路的意外开启和闩锁 GGNMOS的触发电电子科技大学硕士学位论文 44 压要高于电源电压VDD一定的幅值。因此 当ESD应力较小时 次级ESD保护单元在栅氧化层被击穿之前已经触发开启 从而对内部电路起到了保护作用。但是 在一颗IC芯片上为了提供短路经、低阻抗和分布均匀的VDD VSSESD保护电路 其数量和位置要根据具体的版图和IC芯片中晶体管的密度而定。此时寄生的二极管3ND处于反偏状态 不泄放ESD电流。它由输入级ESD保护电路、输出级ESD保护电路和VDD VSSESD保护电路三部分组成。VDD到VSS的泄放路径又包括VDD相对于VSS的正电模式和负电模式两种。在负电模式下 寄生的二极管3ND正向导通 泄放VDD PAD处的ESD电流。主级ESD保护单元LVTSCR输出PAD输入PADVDDVSSPMOSNMOS内部电路主级ESD保护单元LVTSCRRESDGGNMOSDN1DP1GGPMOS次级ESD保护单元次级ESD保护单元DP2DN2GGPMOSGGNMOS输出级ESD 保护单元DN3GGNMOS VDD VSSESD 保护电路 7全芯片ESD保护电路在设计全芯片ESD保护电路时 应该注意以下几个关键点 VDD和VSS的外围走线要尽可能宽减小走线上的电阻 对于面积较大的芯片最好在芯片的四周各放置一个VDD VSSESD保护电路 若有可能 在芯片外围放置多个VDD和VSS PAD 从而增强整体电路的抗ESD能力 外围保护单元的VDD和VSS的走线尽量与内部的走线分开外围ESD保护单元尽量做到均匀设计 避免版图设计上出现ESD薄弱环节 ESD保护单元的设计要在电路的ESD性能、芯片面积和保护单元对被保护电路的输入信号的完整性、电路的速度和输出驱动能力等性能的影响等方面进行平衡考虑还要考虑工艺的容差 使电路设计达到最优化。为提供有效的ESD保护 VD其中输入级和输出级电子科技大学硕士学位论文 46 ESD保护电路要能够防护PS、NS、PD和ND四种模式的静电放电 另外 VDD VSSESD保护电路要能够防护VDD到VSS的静电放电。输出PAD输入PADVDDVSSPMOSNMOS内部电路主级ESD保护单元LVTSCRRESDGGNMOSDN1次级ESD保护单元DN2GGNMOS输出级ESD保护单元DN3GGNMOS VDD VSSESD 保护电路 PS模式下ESD电流泄放路径输出PAD输入PADVDDVSSPMOSNMOS内部电路主级ESD保护单元LVTSCRRESDGGNMOSDN1次级ESD保护单元DN2GGNMOS输出级ESD保护单元DN3GGNMOS VDD VSSESD 保护电路 NS模式下ESD电流泄放路径电子科技大学硕士学位论文 48 主级ESD保护单元LVTSCR输出PAD输入PADVDDVSSPMOSNMOS内部电路RESDDP1GGPMOS次级ESD保护单元DP2GGPMOS输出级ESD保护单元DN3GGNMOS VDD VSSESD 保护电路 PD模式下ESD电流泄放路径主级ESD保护单元LVTSCR输出PAD输入PADVDDVSSPMOSNMOS内部电路RESDDP1GGPMOS次级ESD保护单元DP2GGPMOS输出级ESD保护单元DN3GGNMOS VDD VSSESD 保护电路 PAD到VDD和VSS的ESD电流泄放路径下面分别对四种模式下的ESD电流的泄放路径进行分析。电子科技大学硕士学位论文 52 图中的横坐标为其漏极所加的电压 单位为V 纵坐标的为漏极的电流 单位为10 2A。Vt2n It2n Vt1n It1n ESD 电流泄放区 Vhn Ihn Ron GGNMOS的直流IV特性曲线mCMOS工艺下 栅的击穿电压failoxV 5V大于所设计的GGNMOS的触发电压1tnV。

  由图可知 LVTSCR的触发电压约1tV为15 6V 触发电流1tI约为1 5mA 维持电压hlV约为13V 维持电流hlI约为2 5mA Vt1It1 Vhl Ihl ESD电流泄放区LVTSCR的网格结构图 LVTSCR的直流IV特性曲线 GGNMOS的结构原理图如3 4所示。由图可知 GGNMOS的触发电压1tnV约为7V 维持电压hnV约为4 1V 维持电流hnI约为1 1mA 二次击穿电压2tnV约为78V 二次击穿电流2tnI约为7 6mA 在ESD电流泄放区其1m宽度上的等效导通电阻 onnR约为650Ω。数字时钟端口的ESD保护电路数字时钟端口也是输入端口 但是在ADC中数字时钟是用来采样的 其频率是ADC中最高的 所以数字时钟端口要求ESD保护单元的寄生电容必须很小 且开启速度要足够快。此时LVTSCR和GGPMOS中横向寄生的NPN三极管不被触发 不泄放ESD电流。横坐标为LVTSCR的阳极所加的电压 单位为V 纵坐标的为阳极的电流 单位为10 2A。VDD VSSESD保护电路VSSVDDVSSVDDDNGGNMOS VSSESD保护电路示意图 VSSESD保护电路 VSSESD保护电路 VDD VSSESD保护电路的工作原理 在电源VDD PAD处出现正的ESD应力时 ESD电流会通过GGNMOS中横向寄生的NPN三极管泄放到地 在电源VDD PAD处出现负的ESD应力时 ESD电流会通过GGNMOS的漏和衬底之间寄生的二极管ND泄放到地。为提供有效的ESD保护 VDD VSSESD保护电路通常放在IC芯片的四个拐角处的VDD和VSS PAD之间。其泄放路径如图4 中的箭头所示。此时寄生的二极管1PD和2PD处于反偏状态 不泄放ESD电流。Medici仿真得到的其直流IV特性曲线所示。第五章 仿线 第五章 仿真验证与版图设计 本章将参考SMIC 18mCMOS工艺 利用器件二维仿真工具Medici对各类ESD保护电路中的ESD保护器件进行仿真 并对器件的版图进行设计。因此 在设计ESD保护电路时必须全方位的考虑到ESD测试的各种组合 提高每一个管脚在每种测试模式下的ESD故障临界电压 进而提高整颗IC芯片的ESD故障临界电压。鉴于数字时钟端口的特殊性 本文将对数字时钟端口的ESD保护电路进行单独设计。泄放路径如图4 中的箭头所示。其泄放路径如图4 中的箭头所示。

  在NS模式下 寄生的二极管1ND和2ND正向导通 分别泄放输入PAD和输出PAD处的ESD电流。第四章 ESD保护电路设计 47 ESD电流的泄放路径本节主要分析ESD电流的泄放路径 它包括I 所示。输入级ESD保护单元输入级ESD保护单元中的LVTSCR的结构原理图如3 9所示。图中的箭头表示路径的走向。全芯片ESD保护电路对于一颗IC芯片而言 其ESD故障临界电压 ESD failure threshold 是由其所有管脚在各种测试模式下的最低的ESD耐压决定。

  在ND模式下 输入级ESD保护电路中的ESD保护器件LVTSCR和GGPMOS被触发开启 LVTSCR和GGPMOS中横向寄生的NPN三极管共同泄放输入PAD处的ESD电流 输出级ESD保护电路中的ESD保护器件GGPMOS也被触发开启 其横向寄生的NPN三极管泄放输出PAD处的ESD电流。为了达到这一目的 在设计ESD保护电路时需要对IC芯片进行全方位的ESD保护 即全芯片ESD保护。这里没有包括数字时钟端口的ESD保护电路。将1tV、failoxV 和ESDR的值代入上式 可得2I 35 5mA。主级ESD保护单元LVTSCR输出PAD输入PADVDDVSSPMOSNMOS内部电路主级ESD保护单元LVTSCRRESDGGNMOSDN1DP1GGPMOS次级ESD保护单元次级ESD保护单元DP2DN2GGPMOSGGNMOS输出级ESD 保护单元DN3GGNMOS VDD VSSESD 保护电路 正电模式下ESD电流泄放路径电子科技大学硕士学位论文 50 主级ESD保护单元LVTSCR输出PAD输入PADVDDVSSPMOSNMOS内部电路主级ESD保护单元LVTSCRRESDGGNMOSDN1DP1GGPMOS次级ESD保护单元次级ESD保护单元DP2DN2GGPMOSGGNMOS输出级ESD 保护单元DN3GGNMOS VDD VSSESD 保护电路 VDD到VSS的ESD电流泄放路径下面分别对两种模式下的ESD电流的泄放路径进行分析。由于二极管的正向导通电压只有0 7V 远低于时钟的高电平VDD 所以二极管不能用作数字时钟端口的ESD保护器件。此时LVTSCR和GGNMOS中横向寄生的PNP三极管不被触发 不泄放ESD电流。当ESD应力较大时 为了确保栅氧化层不被击穿 可得ESDfailoxtRVVI 12 根据经验ESDR值一般为200 300Ω 这里取200Ω。在ESD应力到来时 为了确保VDD VSSESD保护电路先于IC芯片中任何寄生的器件开启 图中GGNMOS的触发电压要足够的低。其泄放路径如图4 中的箭头所示。在多电源芯片中 VDD VSSESD保护电路的位置要靠近各个电源。此时GGNMOS中横向寄生的PNP三极管不被触发 不泄放ESD电流。在正电模式下 GGNMOS被触发开启 其横向寄生的PNP三极管泄放VDD PAD处的ESD电流。泄放路径如图4 中的箭头所示。图中的二极管1PD和1ND分别为输入级ESD保护电路中GGPMOS和GGNMOS的漏和衬底之间的寄生二极管 二极管2PD和2ND分别为输出级ESD保护电路中GGPMOS和GGNMOS的漏和衬底之间的寄生二极管 二极管3ND为VDD VSSESD保护电路中GGNMOS的漏和衬底之间的寄生二极管。其中 GGNMOS的漏与时钟输入端口并联 其源、栅和衬底均接地。

  同样 为了确保GGNMOS不发生二次击穿 则有第四章ESD保护电路设计 43 输出极ESD保护单元输出极ESD保护单元OutputVDDVSS OutputVDDVSSDPDNGGNMOSGGPMOS VSS的ESD保护电路VDD VSSESD保护电路又称作“电源ESD嵌位 Power ESD clamp 电路”。在PS模式下 输入级ESD保护电路中的ESD保护器件LVTSCR和GGNMOS被触发开启 LVTSCR和GGNMOS中横向寄生的PNP三极管共同泄放输入PAD处的ESD电流 输出级ESD保护电路中的ESD保护器件GGNMOS也被触发开启 其横第四章 ESD保护电路设计 49 向寄生的PNP三极管泄放输出PAD处的ESD电流。第四章ESD保护电路设计 43 输出极ESD保护单元输出极ESD保护单元OutputVDDVSS OutputVDDVSSDPDNGGNMOSGGPMOS VSS的ESD保护电路VDD VSSESD保护电路又称作“电源ESD嵌位 Power ESD clamp 电路”。同时利用设计的全芯片ESD保护电路分析了不同模式的ESD应力下 ESD保护电路泄放ESD电流的具体路径。图中右上角为LVTSCR的网格结构图。泄放路径如图4 中的箭头所示。VSSDNGGNMOS数字时钟端口 全芯片ESD保护电路及ESD电流的泄放路径本节主要是在4 3节中设计的各类ESD保护电路的基础上 对被保护电路进行全芯片ESD保护电路设计。Medici仿真得到的其直流IV特性曲线cm 漏和源有源区浓度为21020cm 3。在PD模式下 寄生的二极管1PD和2PD正向导通 分别泄放输入PAD和输出PAD处的ESD电流。本文设计的全芯片ESD保护电路如图4 7所示。此时寄生的二极管1ND和2ND处于反偏状态 不泄放ESD电流。由于GGNMOS的触发电压可以调节到低于MOS管的栅击穿电压 同时 GGNMOS的单位面积泄放ESD电流能力不是太低 第四章 ESD保护电路设计 45 产生的寄生电容不是很大 因此 合理设计的GGNMOS可以用作数字时钟端口的ESD保护器件。另外 虽然LVTSCR单位面积泄放ESD电流能力比二极管和栅接地的MOS都强 可以减小ESD保护电路的寄生电容 但是其触发电压高于SMIC 18mCMOS工艺中MOS管的栅击穿电压 因此 LVTSCR不能用作数字时钟端口的ESD保护器件。图中的二极管ND为GGNMOS的漏和衬底之间寄生的二极管?

  IC芯片中需要VDD VSSESD保护电路的两个原因 28 IC芯片中的电源VDD和VSS的路径上可能出现ESD应力该ESD应力可能引起内部电路的失效 VSSESD保护电路和单向的I ESD保护电路可以为IC作品中的任何两个PAD之间提供有效的全方位的ESD保护。其中 VSSESD保护电路示意图 VSSESD保护电路。本文用GGNMOS设计的数字时钟端口的ESD保护电路如图4 6示。同时 由于数字时钟与MOS开关的栅相连接 所以数字时钟端口的ESD保护电路的触发电压一定要低于MOS开关的栅的击穿电压。本文将采用单独的GGNMOS作为数字时钟端口的ESD保护器件。